*LMK04806BISQE/NOPB

Clock Generator 0.001MHz to 500MHz-IN 1536MHz-OUT 64-Pin WQFN EP T/R
4,158 有效庫存

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有效庫存4,158

Clock Generator 0.001MHz to 500MHz-IN 1536MHz-OUT 64-Pin WQFN EP T/R

  • 製造商零件號 # : *LMK04806BISQE/NOPB

  • 包裝/封裝: WQFN (NKD)-64

  • 製造商: Texas Instruments

  • 產品分類 : Clock Generators, PLLs, Frequency Synthesizers

品質保證

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運輸與付款

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服務與包裝

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捲帶式

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剪膠帶

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管或託盤

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詳細說明

The LMK0480x family is the industry’s highest performance clock conditioner with superior clock jitter cleaning, generation, and distribution with advanced features to meet next generation system requirements. The dual loop PLLatinum architecture is capable of 111 fs rms jitter (12 kHz to 20 MHz) using a low noise VCXO module or sub-200 fs rms jitter (12 kHz to 20 MHz) using a low cost external crystal and varactor diode.

The dual loop architecture consists of two high-performance phase-locked loops (PLL), a low-noise crystal oscillator circuit, and a high-performance voltage controlled oscillator (VCO). The first PLL (PLL1) provides low-noise jitter cleaner functionality while the second PLL (PLL2) performs the clock generation. PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode. When paired with a very narrow loop bandwidth, PLL1 uses the superior close-in phase noise (offsets below 50 kHz) of the VCXO module or the tunable crystal to clean the input clock. The output of PLL1 is used as the clean input reference to PLL2 where it locks the integrated VCO. The loop bandwidth of PLL2 can be optimized to clean the far-out phase noise (offsets above 50 kHz) where the integrated VCO outperforms the VCXO module or tunable crystal used in PLL1.

主要特徵

  • Ultra-Low RMS Jitter Performance
    • 111 fs RMS Jitter (12 kHz to 20 MHz)
    • 123 fs RMS Jitter (100 Hz to 20 MHz)
  • Dual Loop PLLatinum™ PLL Architecture
  • PLL1
    • Integrated Low-Noise Crystal Oscillator
      Circuit
    • Holdover Mode when Input Clocks are Lost
    • Automatic or Manual Triggering/Recovery
  • PLL2
    • Normalized PLL Noise Floor of –227 dBc/Hz
    • Phase Detector Rate up to 155 MHz
    • OSCin Frequency-Doubler
    • Integrated Low-Noise VCO
  • 2 Redundant Input Clocks with LOS
    • Automatic and Manual Switch-Over Modes
  • 50 % Duty Cycle Output Divides, 1 to 1045 (Even
    and Odd)
  • 12 LVPECL, LVDS, or LVCMOS Programmable
    Outputs
  • Digital Delay: Fixed or Dynamically Adjustable
  • 25 ps Step Analog Delay Control.
  • 14 Differential Outputs. Up to 26 Single Ended.
    • Up to 6 VCXO/Crystal Buffered Outputs
  • Clock Rates of up to 1536 MHz
  • 0-Delay Mode
  • Three Default Clock Outputs at Power Up
  • Multi-Mode: Dual PLL, Single PLL, and Clock
    Distribution
  • Industrial Temperature Range: –40 to 85°C
  • 3.15-V to 3.45-V Operation
  • 2 Dedicated Buffered/Divided OSCin Clocks
  • Package: 64-Pin WQFN (9.0 × 9.0 × 0.8 mm)

規格

以下是所選零件的基本參數，涉及零件的特性及其所屬類別。

Function Cascaded PLLs Number of outputs 14
RMS jitter (fs) 111 Output frequency (min) (MHz) 0.22
Output frequency (max) (MHz) 2600 Input type LVCMOS, LVDS, LVPECL
Output type LVCMOS, LVDS, LVPECL Supply voltage (min) (V) 3.15
Supply voltage (max) (V) 3.45 Features 0 Delay
Rating Catalog Operating temperature range (°C) -40 to 85
Number of input channels 2

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    9,736 有存貨

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    最小訂購量為 1