H5DU1262GTR-FBC

有效庫存5,333

DDR DRAM, 8MX16, 0.6ns, CMOS, PDSO66

  • 製造商零件號 # : H5DU1262GTR-FBC

  • 包裝/封裝: TSOP-66

  • 製造商: HYNIX

  • 產品分類 : Controllers

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捲帶式

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剪膠帶

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管或託盤

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H5DU1262GTR-FBC 數據表

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詳細說明

The H5DU2562GFR is a 268,435,456-bit CMOS Double Data Rate(DDR) Synchronous DRAM, ideally suited for the main memory applications which requires large memory density and high bandwidth.FEATURES •VDD, VDDQ= 2.5V +/- 0.2V • All inputs and outputs are compatible with SSTL_2 interface • Fully differential clock inputs (CK, /CK) operation • Double data rate interface • Source synchronous - data transaction aligned to bidirectional data strobe (DQS) • x16 device has two bytewide data strobes (UDQS, LDQS) per each x8 I/O • Data outputs on DQS edges when read (edged DQ) Data inputs on DQS centers when write (centered DQ) • On chip DLL align DQ and DQS transition with CK transition • DM mask write data-in at the both rising and falling edges of the data strobe • All addresses and control inputs except data, data strobes and data masks latched on the rising edges of the clock • Programmable CAS latency 2/2.5 (DDR200, 266, 333), 3 (DDR400) and 4 (DDR500) supported • Programmable burst length 2/4/8 with both sequential and interleave mode • Internal four bank operations with single pulsed/RAS • Auto refresh and self refresh supported • tRAS lock out function supported • 8192 refresh cycles/64ms •60 Ball FBGA Package Type • This product is in compliance with the directive pertaining of RoHS.

主要特徵

  • VDD, VDDQ= 2.5V +/- 0.2V
  • All inputs and outputs are compatible with SSTL_2 interface
  • Fully differential clock inputs (CK, /CK) operation
  • Double data rate interface
  • Source synchronous - data transaction aligned to bidirectional data strobe (DQS)
  • x16 device has two bytewide data strobes (UDQS, LDQS) per each x8 I/O
  • Data outputs on DQS edges when read (edged DQ)
  • Data inputs on DQS centers when write (centered DQ)
  • On chip DLL align DQ and DQS transition with CK transition
  • DM mask write data-in at the both rising and falling edges of the data strobe
  • All addresses and control inputs except data, data strobes and data masks latched on the rising edges of the clock
  • Programmable CAS latency 2/2.5 (DDR200, 266, 333), 3 (DDR400) and 4 (DDR500) supported
  • Programmable burst length 2/4/8 with both sequential and interleave mode
  • Internal four bank operations with single pulsed/RAS
  • Auto refresh and self refresh supported
  • tRAS lock out function supported
  • 8192 refresh cycles/64ms
  • 60 Ball FBGA Package Type
  • This product is in compliance with the directive pertaining of RoHS.

規格

以下是所選零件的基本參數,涉及零件的特性及其所屬類別。

Rohs Code Yes Part Life Cycle Code Obsolete
Reach Compliance Code ECCN Code EAR99
HTS Code ! 8542.32.00.02 Access Time-Max 0.6 ns
Clock Frequency-Max (fCLK) 250 MHz I/O Type COMMON
Interleaved Burst Length 2,4,8 JESD-30 Code R-PDSO-G66
JESD-609 Code e6 Memory Density 134217728 bit
Memory IC Type DDR1 DRAM Memory Width 16
Number of Terminals 66 Number of Words 8388608 words
Number of Words Code 8000000 Operating Temperature-Max 70 °C
Operating Temperature-Min Organization 8MX16
Output Characteristics 3-STATE Package Body Material PLASTIC/EPOXY
Package Code TSSOP Package Equivalence Code TSSOP66,.46
Package Shape RECTANGULAR Package Style SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
Peak Reflow Temperature (Cel) 260 Power Supplies ! 2.5 V
Qualification Status ! Not Qualified Refresh Cycles 4096
Sequential Burst Length 2,4,8 Standby Current-Max 0.01 A
Supply Current-Max 0.3 mA Supply Voltage-Nom (Vsup) 2.5 V
Surface Mount ! YES Technology CMOS
Temperature Grade ! COMMERCIAL Terminal Finish TIN BISMUTH
Terminal Form ! GULL WING Terminal Pitch ! 0.635 mm
Terminal Position DUAL Time@Peak Reflow Temperature-Max (s) 20

數據表 PDF

數據表記錄了器件的特性、絕對最大額定值、應用等,這對於作為器件特定應用的整體指南大有裨益。

初步規格 H5DU1262GTR-FBC PDF 下載

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